Simulacija TT saobraćaja i analiza performansi čvora baziranog na namjenskoj FPGA platformi u Ethernet mreži

Dejan Milojica

doi:10.24867/24BE06Milojica

Dejan Milojica Fakultet tehničkih nauka, Novi Sad

DOI: https://doi.org/10.24867/24BE06Milojica

Ključne reči: Timer-Triggered Eternet, FPGA, SPI, master, slejv

Apstrakt

U ovom radu su opisane karakteristike Time-Triggered (TT) Ethernet saobraćaja koji se koristi za komunikaciju izmedju jednog master, i vise slejv (eng. slave) kontrolera u mreži. Pristup slejva u mrežu obezbjeđen je kroz interfejs uređaj, koji filtrita primljene pakete, i dostavlja ih do slejv kontrolera. Slejv kontroler predstavlja jedinstvenu Field-programmable gate array (FPGA) platformu sa obezbjeđenim Serial Peripheral Interface (SPI) - TT modulom za komunikaciju sa interfejs kontrolerom. Rad uključuje analizu izvršavanja najzajtjevnijih dijelova koda, kao i uticaj Best-Effort (BE) saobraćaja na prenos TT poruka.

Reference

[1] TTTech Computertechnik AG. 2009, “TTEthernet – A Powerful Network Solution for All Purposes” "TTEthernet – A Powerful Network Solution for All Purposes" (PDF), posjećeno: 18.07.2022.godine
[2] Jean-Baptiste Chaudron, “TTEthernet. Theory, Concepts and Applications”, http://etr2015.irisa.fr/images/presentations/TTEthernet_ETR_2015_Rennes.pdf (PDF), posjećeno: 18.07.2022.godine
[3] Stefan Poledna, Herman Kopetz, Wilfried Steiner, “Deterministic system design with Time-Triggered technology”, Microelectronic Systems Symposium (MESS)
[4] Ekarin Suethanuwong, “Scheduling time-triggered traffic in TTEthernet systems”, Emerging Technologies & Factory Automation (ETFA), 2012 IEEE 17th Conference, 17-21 Sept. 2012, Krakow
[5] Louise H. Crockett, Ross A. Elliot, Martin A. Enderwitz, Robert W. Stewart, “The Zynq Book”, http://www.zynqbook.com/, posjećeno: 18.07.2022.godine